AB类PA设计（二）：体硅CMOS工艺特性与MOS管尺寸和偏置选择

本章的第一节讲述了体硅工艺的射频特性，以帮助大家更好地了解使用的Bulk CMOS工艺；第二节器件的击穿电压与安全工作区是对PA设计的限制，在设计PA时必须要考虑并仔细检查；第三四节正式进入AB类PA的设计，第三节讲述了如何选取MOS管尺寸，第四节则讲述了如何得到一个合理的栅极偏置。

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2.1 体硅工艺射频特性

2.1.1 衬底损耗与寄生电容

在使用体硅CMOS（Bulk CMOS）工艺进行射频电路设计时，体硅工艺的衬底特性不可忽视，其本身的特性给射频电路带来了一定的负面影响。与SOI等工艺相比，体硅工艺的负面因素主要在于衬底电阻率较低，较低的衬底电阻率会产生严重的射频信号损耗。
衬底带来的射频损耗的物理机制有：

漏/源结电容（C_{db}, C_{sb}）耦合到低阻衬底，产生位移电流损耗；
衬底可等效为RC网络，信号经 C_{junction} 注入衬底后，通过衬底电阻 R_{sub} 泄放到地，消耗功率。

此外，体硅工艺的衬底损耗对无源器件也有较大影响：

片上电感的Q值因衬底涡流损耗显著降低；
传输线结构的衰减常数显著增大。

在高频下，寄生电容 对MOS的本身特性也有不利影响，比如栅漏电容（C_{gd}）对MOS管的高频增益和稳定性影响极大。

2.1.2 特征频率（fT）与最大振荡频率（fmax）

特征频率 f_T 的定义是短路电流增益 |h_{21}| 降至1的频率，其决定了器件能提供增益的频率上限。在实际设计中，PA的工作频率应远低于 f_T（通常小于该数值的五分之一）以获得足够的增益裕度。f_T的表达式如下所示。

f_T = \frac{g_m}{2\pi(C_{gs} + C_{gd})} \approx \frac{\mu_n C_{ox} (W/L)(V_{GS} - V_{TH})}{2\pi \cdot \frac{2}{3}C_{ox}WL}

长沟道近似后：f_T \approx \frac{3\mu_n(V_{GS} - V_{TH})}{4\pi L^2}

最大振荡频率 f_{max} 的定义为功率增益 G_P 降至1的频率（基于单向化功率增益，Unilateral Power Gain），其比 f_T 更能反映器件的射频功率能力，因为它包含了栅电阻 R_g、源电阻 R_s 和输出电阻 R_{ds} 的影响。在实际设计中，PA的工作频率应低于f_{max}的三分之一以得到合理的功率增益。f_{max}的表达式如下所示。

f_{max} = \frac{f_T}{2\sqrt{(R_g + R_s)/R_{ds} + 2\pi f_T R_g C_{gd}}}

通过上面的公式可以看出，提升 f_{max} 的关键在于降低 R_g和 C_{gd}。

2.2 器件击穿电压与安全工作区

源漏击穿电压（BVdss） 指的是栅极短路到源极时，漏源之间能施加的最大电压（不发生雪崩击穿）。在体硅CMOS中，BVdss主要由漏端pn结的雪崩击穿决定，BVdss可以通过仿真获取（如果工艺厂提供的PDK含有相关模型）或者联系代工厂获取。

PA设计中，漏极电压摆幅峰值不得超过 BVdss，需留 10%–20% 裕度。

安全工作区（SOA）分析：

MOS器件的SOA由四个边界围成：

最大漏极电流 I_{D,max}（由电迁移和器件宽度决定）。
最大漏源电压 V_{DS,max} = BVdss。
最大功率耗散 P_{D,max}（由热阻 \theta_{JA} 和最大结温 T_{j,max} 决定）。
二次击穿（Second Breakdown）边界：高 V_{DS} 大 I_D 区域的热不稳定性。

在设计中，AB类PA的负载线（Load Line）必须完全落在SOA内：

最优负载阻抗 R_{opt} = (V_{DD} - V_{knee}) / I_{max}，其中 V_{knee} 为膝点电压。
电压摆幅峰值：V_{peak} = I_{max} \cdot R_{opt} \leq BVdss - V_{DD}。
电流摆幅峰值：I_{peak} = V_{DD} / R_{opt} \leq I_{D,max}。

2.3 MOS管尺寸（W/finger）选择

接下来，我们正式进入AB类PA的设计。

功率放大器的输出功率与MOS管的尺寸在一定范围内呈明显的正相关，即在一定范围内，MOS管尺寸越大，PA的输出功率越高。因此，我们需要先根据拟定的PA的输出功率指标来选取MOS管的尺寸。

在设定MOS尺寸的时候，我们通常将MOS的沟道长度L设置为工艺支持的最小长度，以得到最好的f_T和f_max，通常通过调节单个finger的宽度和finger的个数来改变MOS管的尺寸。

MOS管尺寸选取的理论依据为负载线理论，下面提供了一种在一定电源电压（VDD）下通过负载线理论得到所需MOS管尺寸的方法。

2.3.1 利用负载线理论得到MOS管尺寸的方法

首先，我们需要确定PA的目标输出功率P_{OUT}，然后，根据假定的输出匹配网络的效率\eta_{OMN}来确定晶体管需要提供的功率近似P_{d}

其中，P_{d}=\frac{P_{OUT}}{\eta_{OMN}}

之后，我们需要根据源漏击穿电压（BVdss）和膝点电压（V_{knee}）来确定漏极基波电压峰值V_1

V_1=k_v\dot min{V_{DD}-V_{knee}, BVdss-V_{DD}}

其中，k_v是裕量系数

根据上述得到的晶体管需要提供的功率和漏极基波电压峰值，我们可以得到基波电流峰值I_1

I_1=\frac{2P_d}{V_1}

此时，根据基波电流峰值I_1我们可以得到MOS管理想的最优负载阻抗R_{opt}=\frac{V_1}{I_1}

对于AB类PA，其峰值电流I_{peak}大约是基波峰值电流I_1的1.5到2.5倍，即

I_{peak}\approx (1.5~2.5)I_1

之后，我们需要从PDK中得到MOS可承受的单位宽度峰值电流密度J_{peak}，利用该值与峰值电流I_{peak}，可以得到总宽度

W_{total}\geq \frac{I_{peak}}{J_{peak}}

2.3.2 利用负载线理论计算65nm CMOS工艺下需要的MOS管尺寸

根据上一章的内容，我们需要设计一个输出功率大于15dBm的PA，因此，PA的目标输出功率P_{OUT}定为32 mW

同时，我们可以确定V_{DD}为1.0 V

根据仿真，可以得到65nm CMOS工艺的BVdss大于3 V，膝点电压V_{knee}大约为0.2 V，同时假设裕量系数为1

根据体硅工艺的频率特性，我们可以假设片上变压器结构的输出匹配网络的效率\eta_{OMN}约为0.7

因此，我们可以得到

P{d}=\frac{P_{OUT}}{\eta_{OMN}}\approx 46 mW

V_1=k_v\dot min{V_{DD}-V_{knee}, BVdss-V_{DD}}\approx 0.8 V

进而我们可以得到

I_1=\frac{2P_d}{V_1}\approx 115 mA

可以计算出

I_{peak}=2I_1\approx 230 mA

R_{opt}=\frac{V_1}{I_1}\approx 7 \Omega

我们通过PDK给的文档可以推测，MOS可承受的单位宽度峰值电流密度J_{peak}大约为0.4 mA/ μm

因此，可以得到总宽度

W_{total}\geq \frac{I_{peak}}{J_{peak}}=575 \mu m

可以看出，这个宽度明显有些宽，并且通过R_{opt}可以看到最优电阻较小，因此我们本次设计选择差分共源结构，不仅能使用较小宽度的MOS来得到较高的总功率，还可以提高优化负载，使得输出匹配网络更容易设计（优化负载与50欧姆输出相差越远，阻抗变换比ITR离1越远，输出匹配网络越难设计）。

综上所述，我们最后可以确定本次设计的差分共源极结构PA的MOS管的单管尺寸大于等于287.5μm。

在先进CMOS工艺PA的设计中，对于较宽的MOS管，我们通常将finger设定为PDK推荐的最大值，然后再通过单指宽度和MOS的并联个数，来确定MOS的尺寸参数。

在教程中演示的工艺中，我们将finger个数设定为32，单管宽度设定为4.5um，并联个数设定为2，以满足我们的需求。

2.4 MOS管栅极偏置V_B的确定

在确定完MOS管的尺寸之后，我们需要继续确定MOS管的栅极偏置电压V_B的大小，本节先介绍确定栅压的方法，再将我们实际的工艺代入来确定我们所需的栅压。

2.4.1 利用负载线理论得到MOS管栅极偏置的方法

V_B主要决定了静态工作点和导通角，通过负载线理论得到静态电流I_Q或者导通角类别后，V_B由晶体管的直流安伏特性确定。

对于AB类PA，其静态电流I_Q大约是基波峰值电流I_1的0.05到0.3倍，即I_Q\approx (0.05~0.3)I_1，这里I_Q与I_1的比值越高，PA的线性度越高。

之后，我们需要在仿真器中搭建对MOS管DC分析的Testbench，将MOS管的源极接地，漏极接VDD，对栅极偏压V_G进行扫描。

在DC扫描的结果中，我们需要得到满足目标静态电流的栅压，即满足I_D=I_Q的栅压。

该栅压即我们需要的栅压V_B。

2.4.1 利用负载线理论仿真得到65nm CMOS工艺下需要的栅极偏压

根据2.3节的计算结果，并权衡PA的效率和线性度，我们可以得到所需静态电流的大概数值，即

I_Q=0.2I_1=23 mA

在Virtuoso搭建如下图所示的Testbench。

然后新建一个ADE，导入在原理图中定义的变量，并将VDD设置为1，Vg设置为任意的数值。

设定完变量之后，在Analyses下面新建一个DC分析，勾选“Save DC Operating Point”，在“Sweep Variable”一栏中选中“Design Variable”，并将Vg设定为需要扫描的变量。然后再“Sweep Range”中设定Vg的扫描范围为从0到1，选择线性的扫描模式，步进为0.01。

下图为ADE分析和变量的详细设置。